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Projektübersicht

Montage von Leistungs-Chips auf und in Leiterplatten durch Ag-Sintern

Projektbeschreibung

Frühere industrielle Untersuchungen kamen zu dem Schluss, dass die Montage von Leistungselektronik auf Leiterplatten (PWB, PCB) durch Silber Sintern zu hohen Lasten durch {P, T, (t)} führen. Infolgedessen kann es zu Schäden an der Leiterplatte kommen. Wir erwarten, dass eine Sintertechnologie auf PWB (FR4) wirtschaftlich attraktiv sein wird. Allerdings weist sie derzeit noch technische Risiken auf. Außerdem sollte unser Konzept zum Sintern auf Leiterplatte nicht im Standort eines PWB-Herstellers, sondern in einer Fabrik die auf PWB-Montage spezialisiert ist, umgesetzt werden. Um dies zu erreichen, werden wir zwei fast fertige PWBs mit Chips bestücken und diese zusammenfügen. Im Hinblick auf das Projekt werden wir entsprechende Prozessanpassungen sowie Designänderungen am PWB durchführen. Im Detail sind die Freiheitsgrade der Sinterparameter {P, T, (t)}, lokale Erwärmung, kontrollierte Temperaturgradienten, sowie konstruktive Aspekte der Leiterplatten, wie Verbundwerkstoff Verteilung und Kupfergehalt, zu untersuchen. Es ist unser Projektziel, die Machbarkeit der Ag–Sintertechnologie auf PWB zu demonstrieren und die passenden Parameter in Bezug auf Design und Herstellung aufzuzeigen.

Laufzeit

01.06.2017 bis 30.09.2018

Projektleitung

Wilde J
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